Ultra Accelerator Link
Abkürzung: UALink
UALink ist ein offener Scale-up-Interconnect des UALink-Konsortiums mit Speichersemantik für bis zu 1.024 GPUs (Beschleuniger) pro Pod bei 200 Gb/s pro Lane.
Herkunft
Scale-up-Verbindungen zwischen GPUs waren bis 2024 ausschließlich proprietär: NVLink bei NVIDIA, Infinity Fabric bei AMD. Wer Beschleuniger (GPU) verschiedener Hersteller einsetzen oder Switches unabhängig vom GPU-Lieferanten beziehen wollte, hatte keine Option. Im Mai 2024 kündigten AMD, AWS, Astera Labs, Cisco, Google, HPE, Intel, Meta und Microsoft das UALink-Konsortium an; im Oktober 2024 wurde es als Rechtsträger gegründet. Alibaba Cloud, Apple und Synopsys kamen im Januar 2025 als Board-Mitglieder hinzu. Das Konsortium zählt über 85 Mitglieder. NVIDIA ist nicht beteiligt.
Die technische Grundlage der ersten Spezifikation stammt im Wesentlichen aus AMDs Infinity Fabric; das Konsortium wird von einem AMD-Architekten geleitet.
Spezifikationen
- UALink 200G 1.0 (ratifiziert 8. April 2025, öffentlich verfügbar): Basisspezifikation mit 200 Gb/s pro Lane, Links aus 1, 2 oder 4 Lanes, bis zu 1.024 Beschleuniger pro Pod.
- Update April 2026 (in Presseberichten als 2.0 bezeichnet): Aufteilung in eine Protokoll-/Transport- und eine separate Data-Link-/Physical-Layer-Spezifikation (200G DL/PL), dazu drei neue Dokumente – In-Network Compute, Chiplet Definition und Manageability 1.0 (Anbindung an gNMI, YANG, SAI und Redfish).
Nach Angaben des Konsortiums erreicht Silizium für die 1.0-Spezifikation in der zweiten Jahreshälfte 2026 die Labore; Produkte werden für 2027 erwartet.
Schichtenmodell
UALink besteht aus vier Schichten:
- Physical Layer: übernimmt die Ethernet-Bitübertragung mit 200 Gb/s pro Lane (IEEE 802.3, 224G-SerDes). Kabel, Stecker, Retimer und Optiken stammen aus dem Ethernet-Ökosystem.
- Data Link Layer: feste Flits statt variabler Frames, CRC und Link-Level-Retry für Neuübertragung pro Link. Verlustfreiheit ist eingebaut, keine PFC nötig.
- Transaction Layer: komprimierte Adressierung, damit der Header-Anteil bei kleinen Zugriffen gering bleibt.
- Protocol Layer: Speichersemantik – Read, Write und atomare Operationen auf entfernten Beschleunigerspeicher mit demselben Ordnungsmodell wie für lokalen Speicher. Software-Kohärenz, keine Hardware-Cache-Kohärenz.
Das Konsortium beschreibt das Ziel als Ethernet-Rohdatenrate bei PCIe-Switch-Latenz und nennt 93 Prozent nutzbare Bandbreite als Designvorgabe (Konsortiumsangabe).
Switches und Pods
UALink definiert nicht nur den Link, sondern ein Switch-Ökosystem. UALink-Switches routen nach Beschleuniger-ID, nicht nach MAC- oder IP-Adresse. Ein Pod kann in Virtual Pods partitioniert werden, sodass mehrere Mandanten oder Jobs getrennte Beschleunigergruppen erhalten. UALinkSec verschlüsselt den Verkehr auf dem Link. Mehrere Switch-Ebenen (Multi-Plane) verbinden Beschleuniger über Rackgrenzen hinweg bis zur Pod-Obergrenze von 1.024.
Abgrenzung
| UALink | NVLink 5 | Ultra Ethernet | |
|---|---|---|---|
| Einsatz | Scale-up | Scale-up | Scale-out |
| Semantik | Load/Store, Atomics | Load/Store, Atomics | RDMA-Nachrichten |
| Pod-Größe | bis 1.024 | 72 (NVL72), bis 576 (Herstellerangabe) | >100.000 Endpunkte |
| Bitübertragung | Ethernet-PHY 200G/Lane | proprietär | Ethernet |
| Standardisierung | UALink Consortium | NVIDIA | UEC |
| Verfügbarkeit | Silizium ab 2026/27 | am Markt | erste Produkte 2025/26 |
UALink und Ultra Ethernet ergänzen sich: UALink innerhalb des Pods, Ultra Ethernet zwischen Pods. Parallel arbeitet das Open Compute Project mit ESUN an Scale-up direkt über Ethernet-Switches; UALink nutzt zwar den Ethernet-PHY, ist aber darüber ein eigenes Protokoll und nicht mit Ethernet-Switches kompatibel.
Normen und Quellen
- UALink Consortium: UALink 200G 1.0 Specification (April 2025), ualinkconsortium.org
- UALink Consortium: White Paper "Introducing UALink 200G 1.0 Specification" (2025)
- UALink Consortium: Pressemitteilungen vom 8. April 2025 (1.0) und 7. April 2026 (Update)
- Open Compute Project: ESUN Workstream, opencompute.org